为什么80%的码农都做不了架构师？>>> 之前一直想做 一个android 开发手册，将知识分类整理，方便自己查找，最近开始动工了，其中首页我采用自定义一个菜单，给大家分享一下成果效果如图所示&#xf…

谷歌停止服务，鸿蒙系统将取代安卓华为正式发布鸿蒙，你需要了解的全在这里！为何能领先安卓系统？从华为全球开发者大会上获悉，华为正式向全球发布其全新的基于微内核的面向全场景的分布式操作系统——鸿蒙OS。随着华为全…

除了外观之外，联想YOGA Tab 3 Plus最大的亮点之一就是预装了基于Android 6.0.1定制版系统，虽然主页面的设计与当前国产定制Android操作系统没有太大的变化，但是联想保留了抽屉式的二级应用菜单，并没有盲目的跟风修改，适…

startActivity跳转失败而且没有异常信息参考文章： （1）startActivity跳转失败而且没有异常信息 （2）https://www.cnblogs.com/zhy7104/p/6015075.html 备忘一下。

LeetcodeLeetcode-121.买卖股票的最佳时机Leetcode-125.验证回文串Leetcode-121.买卖股票的最佳时机 题目：给定一个数组 prices ，它的第 i 个元素 prices[i] 表示一支给定股票第 i 天的价格。你只能选择 某一天 买入这只股票，并选择在 未来的…

一、主从简单配置 系统环境: CentOS Linux release 7.6.1810 (Core) redis版本: 4.1 主从配置明细 | IP | 端口 | 描述 | 配置文件 | | 127.0.0.1 | 6379 | 主redis | redisMaster.conf | | 127.0.0.1 | 6380 | 从redis-1 | – | | 127.0.0.1 | 6381 | 从redis-2 | – | | 1…

Linux系统下yum命令查看安装了哪些软件包： yum list installed //列出所有已安装的软件包 yum针对软件包操作常用命令： 1.使用YUM查找软件包 命令：yum search 2.列出所有可安装的软件包 命令：yum list 3.列出所有可更新的软件包…

传统的服务端-客户端通信协议为HTTP，其只能先由客户端发起请求，且为短连接。所以，服务端无法按需向客户端推送数据，只能让客户端依靠轮询的方式来请求新数据。而在HTML 5标准中的WebSocket技术则恰好可以解决这个问题，…

闲聊： Jos Warmer的Object Constraint Language, The: Getting Your Models Ready for MDA, Second Edition》终于看完了。这是一本不可多得的好书，一本好书可以让人节约很多的时间，其实我一直在寻找MDA相关规范的书，这本OCL是我认…

说起职场，最不能忽略的就是与我们朝夕相处的同事，算起来，我们一天中与同事相处的时间要比家人还要多。多年的职场经验告诉我们，在职场讨人喜欢远比工作能力强、绩效好对你事业发展的帮助更大。但怎么才能知道自己是讨人喜欢还是讨…

rsync配置为实现同步更新文件配置了下rsync在redhat系统上配置 rsync-2.6.3-1服务端相关配置1.在/etc/下创建三个文件rsyncd.conf rsyncd.motd rsyncd.secrets 2.配置文件vi rsyncd.confmotd file /etc/rsyncd.motd #欢迎文件read only nolist yesuid rootgid roo…

https://pkg.go.dev/

先说结论：推荐使用openyxl库，而不是xlwt库。使用 xlwt 库创建并向 .xls 文件写入内容时，其单个 sheet 限制最大行数为65535。而使用 openpyxl 库创建并向 .xlsx 文件写入内容时，其单个 sheet 限制最大行数为1048576，最…

System.Threading.Channels命名空间包含可用于实现生产者-消费者方案的类型，该类型通过允许生产者和消费者同时执行其任务来加快处理速度。 此名称空间包含一组同步类型，可用于生产者和使用者之间的异步数据交换。 本文讨论了如何使用.NET Core中的Syst…

我用电子科技大学教育网的ip在浏览boss直聘上的岗位，才打开第二页，就被BOSS直聘的防爬给拦截了。 这个产品自从疫情后加了防爬风控，体验真的很差。 如下图所示 （1）提示IP行为违规，24小时解封。 建议登陆访…

Verilog-A/AMS系统设计与仿真 Verilog- ams是Verilog标准的模拟混合信号版本。在开放Verilog国际(OVI)下进行标准化。开发的第一阶段是Verilog-A，描述模拟电路所必需的一组连续时间构造。这是基于SPICE的语言。Verilog-A并不打算直接与Verilog-HDL一起工作。相反&a…